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동향

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Ultimate CMOS Device Technology in the 10nm Gate Length Regime

2004-05-28 org.kosen.entty.User@6278a832 윤찬수(csyun63)

분야

전기/전자

발행기관

Toshiro Hiramoto

첨부파일

CMOS Transistor의 Gate Length가 10nm영역으로 내려감에 따라 기존의 planner Tr.이 Sacling Rule에 따라 동작할 수 있을까? 라는 주제로부터 문제점 분석을 출발하고 있다. 결론부터 말한다면 대답은 “No“이다. 이 자료에서는 Short Channel Effects(SCE)를 가장 큰 문제점으로 보고 있으며 이를 극복할 수 있는 방법으로 3차원 구조의 Double Gate와 FinFET가 현재까지 발표된 하나의 대안으로 소개하고 있다. 하지만 이 역시도 10nm영역에서는 Threshold Voltage Fluctuation이라는 문제에 부딛히고 만다. 이에 본 자료에서는 Semi-Planar SOI MOSFET구조를 제시하고 있다. 이를 위해, 1) Short Channel Effect 2) Boddy Effect Factor 3) Quantum Effects 를 시뮬레이션과 함께 측정 데이타를 통해 분석하고 있다. 3차원 구조에 대한 또하나의 제안으로써 충분히 검토의 가치가 있는 자료라 판단된다. 이 자료의 요약은 아래와 같다. - Semi-planar SOI MOSFETs with a sufficient body effect have been proposed. - As an example, triangular channel MOSFETs are fabricated, and good SCE and sufficient body effect have been demonstrated. - Semi-planar SOI MOSFETs, including triangular channel and “low” Fin, are promising for sub-50nm device for the suppression of Vth fluctuations. - Also, positive utilization of quantum effects in narrow-channel MOSFETs are proposed.
윤찬수

윤찬수(csyun63)

유한회사시높시스코리아

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