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아래의 자료는 산업기술정보원(KINITI)의 웹페이지(http://www.kiniti.re.kr)를 통해 원문 신청이 가능한 자료입니다. * 신복조방식에 의한 직변환 수신기, Hasegawa, M., 電子情報通信學會論文誌 (JPN) J76-C-I(11); P462-469; 1993 아래의 자료들은 한국과학기술원 과학도서관을 통해 검색된 자료입니다. * 논 문 명 Special Section on Analog Circuit Techniques and Related Topics - PAPERS -A 1.9-GHz Direct Conversion Transmitter IC with Low Power On-Chip Frequency Doubler / 게재지명 IEICE transactions on fundamentals of electronics, communications and computer sciences 권호 명 v.82 no.2 개인저자 Otaka, Shoji ; Fujimoto, Ryuichi ; Tanimoto, Hiroshi * 논 문 명 (A) 1.9-GHz direct conversion transmitter IC with low power on-chip frequency doubler / 게재지명 IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES 권호 명 v.E82A no.2 (p.313-319) 개인저자 Otaka, S ; Fujimoto, R ; Tanimoto, H * Optimum loop band-width design for low noise PLL application = 저잡음 PLL 응용을 위한 최적의 루프 대역디자인 / Kyoo-Hyun Lim. 발행사항 1997 학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과, 1997. 국문초록 현대의 데이터 통신의 응용 분야인 LAN이나 디스크 드라이브 시스템이나 먼 거리 통신 네트웍 응용 혹은 광통신 시스템에서는 baseband 혹은 passband신호의 형태로 정보가 전송되는데, 이때 데이터만이 전송이 되고, 동기를 맡았던 클럭 신호는 송신 단에서는 하드웨어의 낭비를 줄이기 위해서 보내지 않는다. 따라서 수신 단에서는 클럭의 정보를 수신된 데이터에서 클럭 복원 회로를 이용하여 클럭의 정보를 얻어내고, 클럭 정보를 이용하여 데이터를 동기 시켜서 받는다. 이때 쓰이는 클럭 복원 회로는 대부분 비용과 성능면에서 우수한 PLL을 이용한다. PLL의 응용 분야로는 위와 같은 클럭 복원 시스템 이외에, 주파수 합성기가 있다. 오디오나 비디오, 고속 DSP에서 여러 주파수의 클럭이 필요하므로 고정된 주파수를 갖는 주파수 원으로부터 이를 합성하여서 원하는 주파수를 얻어낸다. 근래의 응용 시스템의 클럭의 주파수가 올라감으로 인해, 이에 해당하는 주기가 짧아지므로 타이밍 복원 회로에서의 약간의 시간 정보의 에러는 전체 시스템의 성능을 저하시키는 영향을 주므로 PLL의 출력이 저 잡음의 특성을 가지도록 설계되어야 한다. 클럭 복원 시스템에서는 PLL의 구성요소 중 VCO가 지터 성분을 많이 갖는 데이터를 바탕으로 클럭을 복원하므로, 저 잡음의 클럭을 만들어내기 위해서는 입력의 노이즈에 대해서 출력이 영향을 많이 받지 않게 설계되어야 한다. 그러나 주파수 합성 응용 시스템에서는 주파수원으로 주로 쓰이는 디바이스들은 비교적 노이즈가 적고 안정하므로 PLL의 출력의 노이즈는 입력의 주파수 원의 지터뿐 아니라 내부 요소인 VCO에서 발생되는 노이즈에도 영향을 받으므로 이에 대한 대책이 필요하다. 이와 같이 PLL의 응용에 따라서 노이즈의 환경이 다르므로, PLL의 루프 대역도 역시 달라져야 한다. 입력에 지터의 영향이 많은 클럭 복원 응용에서는 출력에서의 지터를 최소화하기 위해서는 상대적으로 낮은 루프 대역값을 가져야 하고, 입력의 주파수 원이 안정한 클럭 합성 응용에서는 입력의 지터뿐 아니라 VCO에서의 지터에 의한 PLL출력의 지터를 최소화하기 위해서는 높은 루프 대역이 필요하다. 따라서 두 지터 의 영향을 동시에 최소로 하려면 최적의 루프 대역을 선정해야 한다. 이산 시간 PLL의 선형화된 모델로부터, 지터가 입력이 될 때 출력에서의 평균 지터의 분석을 통하여 저 잡음 특성을 갖는 최적의 루프 대역을 구하였다. 또한 링오실레이터를 이용한 차지 펌프 PLL을 C언어로 구현하고, 이의 시뮬레이션을 행하므로서, 예측의 결과를 검증하였다. 이산 시간의 선형 모델의 분석과 시뮬레이션을 통해 선정된 최적의 루프 대역을 값을 이용하여 안정성과 속도를 고려하여 PLL의 각 구성요소의 디자인 값을 구하여, 저 잡음 특성의 PLL을 구현하는데 용이한 디자인 과정을 제시하였다 * 논 문 명 Transmission - Reducing the PLL Noise Bandwidth by a Digital Split-Loop / Gustrau, J ; Hoffmann, Michael H 게재지명 IEEE communications letters : a publication of the IEEE Communications Society 권호 명 v.3 no.4 (p.111-112) 아래의 자료들은 LG 상남도서관(http://www.lg.or.kr)을 통해 이용하실 수 있습니다. * Model PLL Dynamics And Phase-Noise Performance, Microwaves & RF , V.38 N.11 , , 1999 * A new PLL with fast settling time and low phase noise, Zuta M., Microwave Journal , V.41 N.6 , 94-+ , 1998 * A Proposal on Reduction Method of Phase Noise based on PLL Systems for Reference Frequency Signal, Sakuta Yukinori, Furukawa Makoto, Sekine Yoshifumi, Transactions of the Institute of Electrical Engineers of Japan C - A Publication of Electronics, Information and Systems Society , V.119-C N.6 , 747-752 , 1999 * PHASE-NOISE ANALYSIS, PART 1 - EVALUATE THE IMPACT OF PHASE NOISE ON RECEIVER PERFORMANCE, Nezami MK, Microwaves & RF , V.37 N.5 , , 1998 초록 OCAL-OSCILLATOR (LO) phase noise is a key performance parameter in heterodyne-type receivers, since it determines the receiver's reciprocal mixing specification-thereby affecting the rejection of adjacent-channel interference (ACI) as well as the ability to detect weak signals (known as the receiver sensitivity), The specification of an oscillator's phase noise at a specific frequency offset from the carrier is an essential task in the initial receiver design stage, since the proper design of a synthesizer/voltage-controlled oscillator (VCO) to meet its overall performance specifications eliminates the need for costly and time-consuming redesign, This two-part article will examine the evaluation of phase noise in a practical very-high-frequency (VHF)/ultra-high-frequency (UHF) VCO for use in phase-locked loops (PLLs), The first part will describe the calculation of phase noise in a free-running VCO and present a linear model for phase noise. The phase-noise performance of field-effect-transistor (FET) a d bipolar;junction-transistor (BJT) oscillator circuits will be compared, and techniques for minimizing oscillator phase noise will be discussed. >안녕하세요, 저는 해양대학교에 재학중인 학생입니다. 지금 개발이 계속진행중인 직접변환방식의 송수신기에 대하여 공부하고 있는데, 국내에서 자료구하기가 쉽지 않습니다. 외국의 자료들도 많이 없구요. 그리고, PLL에서의 Phase Noise에 대한 자료들도 구하고 싶습니다. 어디서 구입을 할 수 있는지 가르쳐 주세요.. >감사합니다.