지식나눔

oxidation이 되어 있는 웨이퍼가 상부 및 하부전극이 short가 나는 이유에 대해서

안녕하세요.

RGO 기반의 FET를 제작하기 위해서, 현재 약 0.005cm-ohm 정도의 resistivity를 가지는 저저항 웨이퍼(highly doped 웨이퍼)를 oxidation하여 기판으로 사용하고 있습니다. 여기서, 첫번째 단계에서 문제점이 발생을 했습니다.

문제의 발생 부분은 RGO으로 채널을 형성시키기 전에 상부에 있는 source-drain 간 저항을 측정하였는데, open이 되어야 할 두 개의 전극이 수백 ohm 정도의 매우 낮은 저항값을 나타내는 것입니다. 알고보니, 상부의 source 및 drain과 하부의 웨이퍼 사이에 저항이 형성되어 있었기 때문이었습니다. 문제는, 300 nm 두께의 옥사이드막 위에서 source와 drain은 Ti/Au를 스퍼터하였기 때문에 (lift-off 공정으로 패턴을 하였습니다) 상부의 source/drain과 하부의 highly doped silicon 사이에 그렇게 작은 저항이 형성될 수 없다는 것입니다.

혹시나 중간 패턴 공정에 문제가 있는지 하여, 저저항 웨이퍼 위에 Ti/Au만 스퍼터하여 증착하고, 하부의 silicon과 저항 측정을 시도하였습니다 (이 때, 웨이퍼 옆면의 coverage step 문제는 웨이퍼 바닥의 일부만 silicon oxide를 에칭하였기 때문에 발생하지 않았습니다). 역시, 수백 ohm의 작은 저항이 뜹니다. 

저항 측정시 휴대용 멀티미터를 이용하여 손으로 probing을 했는데, probe station을 이용하였을 때에도 동일한 결과가 나왔었습니다. 

혹시 비슷한 경험 혹은 위와 같은 현상이 나타나는 이유를 알 수 있을지요.

감사합니다.

 
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답변 1
  • 답변

    김종훈님의 답변

    sputter하시기 전에 옥사이드 층에는 멀티미터를 찍어보셨나요?? 
    그리고 제대로 300nm 옥사이드 위에 source drain electrode를 패턴하셨다면 이 전극들과 기판 밑 highly doped Si간에는 절대 전기적으로 연결될리가 없을텐데요...
    아니면 혹시 pr두께가 너무 얇아서 sputter과정에서 Ti/Au가 pr을 뚫고 들어가 패턴 사이에 얇게 남아있을수도 있을거 같네요.  
     
    sputter하시기 전에 옥사이드 층에는 멀티미터를 찍어보셨나요?? 
    그리고 제대로 300nm 옥사이드 위에 source drain electrode를 패턴하셨다면 이 전극들과 기판 밑 highly doped Si간에는 절대 전기적으로 연결될리가 없을텐데요...
    아니면 혹시 pr두께가 너무 얇아서 sputter과정에서 Ti/Au가 pr을 뚫고 들어가 패턴 사이에 얇게 남아있을수도 있을거 같네요.  
     

    답변 너무 감사드립니다^^ 저도 사실 300nm 두께의 옥사이드를 두고 이렇다는게 너무 이해가 안가네요 ㅠㅠ 우선 사용한 PR의 두께는 4um정도 되고, sputter 전에도 probing을 해봤는데, 그 때는 open이었습니다.

    답변 주신 걸 보니 PR의 문제점인지도 고려 한번 해봐야겠습니다. 답변 너무 감사드립니다~!!

    답변 너무 감사드립니다^^ 저도 사실 300nm 두께의 옥사이드를 두고 이렇다는게 너무 이해가 안가네요 ㅠㅠ 우선 사용한 PR의 두께는 4um정도 되고, sputter 전에도 probing을 해봤는데, 그 때는 open이었습니다.

    답변 주신 걸 보니 PR의 문제점인지도 고려 한번 해봐야겠습니다. 답변 너무 감사드립니다~!!