2018-05-06
org.kosen.entty.User@7fed5d02
이승렬(lsl1500)
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반도체를 공부하는 학생입니다. 공부하다가 모르는 부분이 나와서 반도체 잘 아시는 분들에게 질문드립니다. 알려주시면 정말 감사하겠습니다.
1.？MOSFET을 공부하다가 커플링이라는 단어를 보게 되었는데 자세히 나와있는 사이트가 없어서 질문드립니다. 커플링이 뭐고 개선하는 방법에 대해서 알려주시면 감사하겠습니다.
2. wafer의 중심쪽에 수율이 떨어지는 경우가 있는데 그 이유와 해결방안?
3. 반도체 CMP공정에서 발생하는 defect들을 해결하는 방법
4. 반도체 집적도가 높아짐에 따라 leakage volt가 흐르 수 있는데 왜 leakage volt가 흐르고, 해결방안?
5. nmos에는 p-substrate를 사용하는데 그이유가무엇인가요? ？
- mosfet
- Wafer
- CMP
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각 분야 한인연구자와 현업 전문가분들의 답변을 기다립니다.
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답변 2
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답변
김종훈님의 답변
2018-05-06- 3
반도체의 가장 대표적인 제품 DRAM은 하나의 트랜지스터와 캐패시터로 이루어진 메모리입니다. 기초소자인 트랜지스터 못지않게 캐패시터 즉 CAP값도 반도체에서는 많이 중요한데 CAP값은 기초 교과과정에서 배우셨다시피 간격이 좁고 마주보는 면적이 넓을수록 증가하게 되어있습니다. 그러므로 반도체의 크기를 계속해서 줄여나가는 SCAILING을 할수록 간격이 좁아져 자연스레 CAP값이 상승하게 됩니다. 이렇게되면 전선 간에 NOISE를 발생시키는 COUPLING 현상이 일어나게 됩니다. 개선책은 구조적인 개선으로 전선들간의 간격을 띄운다거나 사이의 절연체의 CAP값을 줄이는 방법이 있겟네요.
집적도가 높아질수록 LKG(leakage)가 생기는 것은 Short Channel Effect를 공부해보시면 좋을듯합니다. 위 키워드로 검색시 충분히 이해할 수 있을만큼의 많은 자료가 나올것이며 간단히 설명 드리자면 먼저 band theory를 알아야하는데 아신다는 가정하에.. 금속성의 source drain사이에는 semiconductor 반도체물질을 채널로 게이트와 함께 있는 구조의 트랜지스터에서 채널 간격이 좁아지면 반도체 고유의 shottky barrier를 가지지 못하고 barrier가 상당히 낮아지게 됩니다. 그렇게 낮아진 barrier 사이로 off상태일때도 전류가 통하게 되어 전류가 유출, 방전되는것이 SCE입니다. 이 문제가 현 반도체 시장에서 가장 골칫덩어리인 것 중이 하나이며 이를 개선하기 위해 구조적 개선은 물론 게이트 영향력을 증대시켜 barrier 조절을 강화하는 nanowire transistor 부터 아예 기존 transistor의 메커니즘을 바꾼 tunneling transistor 등도 연구되고 있습니다. -
답변
김종수님의 답변
2018-05-07- 3
2. wafer의 중심쪽에 수율이 떨어지는 경우가 있는데 그 이유와 해결방안?
wafer 중심의 수율이 떨어지는 이유를 찾으려면 어떤 공정이 영향을 줄까 생각해보면 됩니다.
포토는 보통 웨이퍼내 격자로 분할한 chip을 1샷씩 찍으므로 wafer 중심의 global한 문제에는 관여를 안하고
CVD는 stack을 wafer 1매씩 depo하는 공정인데 여기서 wafer전면에 uniform하게 깔아야하니 문제가 발생하죠 보통 wafer 중심부가 두껍게 쌓인다고 합니다. 해결방안으로는 온도 depo 방향 flow량 등 많은 변수의 조절이 있겠네요
CMP또한 Global한 문제를 야기합니다. 아무래도 물리적으로 직접 갈다보니 센터부분과 에지부분에 갈리는 두께 차이가 있을수 있겠죠 마찬가지로 패드 형태, 물성, 어떤 슬러리를 쓸지 등 많은 변수가 있겠습니다.
클린이랑 메탈도 마찬가지로 생각해보시면 되겠고 이온임플란타는 딱히 영향이 없을겁니다.
3. 반도체 CMP공정에서 발생하는 defect들을 해결하는 방법
CMP는 패드와 슬러리만 알면 반 이상은 아는거죠 어떤 슬러리를 쓰냐, 패드 상태는 어떠냐에 따라 DEFECT차이는 천차만별일 겂니다 당연히 관리를 잘해야하고 CMP이후 BRUSH질을 어떻게 하느냐도 DEFECT에 영향을 주겠네요..
5. nmos에는 p-substrate를 사용하는데 그이유가무엇인가요? ？
MOSFET을 공부하셧으면 대충 아시겠지만 SI 기반 반도체는 ACCUMULATION DEPLETION INVERSION 상태중에 INVERSION 상태를 ON으로 작동시켜 사용합니다.
즉 P타입 기판을 써야 INVERSION이 일어날떄 N타입 채널이 열리고 이를 NMOS라고 하죠
감사합니다!