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안녕하세요
MOS 구조의 vertical contact 시 current 가 흐르는 문제가 있어서 질문드립니다.
저는 p-si/sio2/IGZO/metal 구조의 TFT 소자겸 CAP을 만드려고 하는데요
IGZO를 전면으로 증착을하고 metal만 shadow mask로 형성을 하려고 합니다.
그런데 IGZO만 증착을 해도 sio2(90nm) 에 current path가 생겨서 아주 많은 전류가 흐르고 있습니다.
소자의 측정은 vertical로 IV를 측정 하였습니다.
leakage 수준이 아니라 linear하게 쭉쭉 증가하고 있습니다.. (반대방향으로 contact 하면 반대방향으로 같은양이 흐릅니다)
혹시 저와 같은 방법으로 소자를 제작하신 경험이 있으시면 답변해주시면 정말 감사하겠습니다.
side 증착이 가장 큰 의심인데 IGZO 전면 증착후 edge 사면을 모두 자르고 측정을 했는데도 비슷한 전류가 흐릅니다.
혹은 IGZO와 sio2의 selectivity가 좋은 etchant 가 있다면 알려주시면 감사하겠습니다..
사정상 최대한 리소공정은 하고싶지 않은데 되야할게 안되니 너무 답답한 상황입니다 감사합니다.
(측정기 issue는 절대 아닌 상황입니다)
- 반도체전면증착
- current path
- IGZO
각 분야 한인연구자와 현업 전문가분들의 답변을 기다립니다.
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김주남님의 답변
2024-03-18- 0
먼저 가장 의심되는 것은RF스퍼터중의 데미지 일거 같네요.
I-V curve가 다이오드 특성을 보이고 있네요. 산화막이 데미지를 입어서 절연층 역할을 잘하지 못하고 있는거 같습니다.
산화막 90nm 얇은 편이라 쉽게 데미지를 입습니다. RF sputtering때 타겟과 샘플과의 거리가 충분히 멀리 떨어져 있나요?그리고 IGZO를 조금 더 두껍게 해주시고...
산화막 90nm면 좀 얇은 편인데, 300 nm급으로 평가해보시고, 나중에 90nm에서 평가해보시죠.
그리고 같은 산화물이라 선택성을 가진 wet etchant는 존재하지 않습니다. Dry etching밖에 없겠네요.
고생하세요~
IGZO를 두껍게 증착해주면, 박막의 저항이 낮아집니다. 그러면 게이트 리크 전류가 낮아지므로 위의 영향이 덜해 질껍니다. 승빈님이 증착하신 IGZO의 러프니스는 어떤지 모르겠지만, 50nm 라고 하더라도 러프니스 정도에 의해 얇은 쪽은 어마무시하게 얇으니깐요. 결국은 채널이 형성되지 않을 경우도 있습니다.