KOSEN 한인과학기술자네트워크

반도체 단일 소자 연구는 소자 성능의 개선과 집적도 향상을 위해서 channel length를 줄이는 방향으로 발전해왔습니다. 하지만 너무 짧은 channel length는 그에 따른 문제를 발생시켰고, 그를 해결하기 위해 현재는 planar 구조의 MOSFET 대신에 FinFET 구조가 사용되고 있습니다. 이제는 FinFET 구조로도 short channel effect를 해결하지 못해서 그를 해결할 수 있는 차세대 소자에 대한 연구가 필요한 상황입니다. 우리 연구실에서는 그러한 요구에 맞춰 차세대 소자 중에서도 short channel에 의한 문제를 잡을 수 있는 Gate-All-Around 소자에 대한 연구를 진행하고 있습니다.
Gate-All-Around 소자란 글자대로 gate가 소자 channel의 전면을 둘러싸고 있는 구조의 MOSFET입니다. Channel을 감싸고 있기 때문에 gate가 channel을 더 잘 control 할 수 있고, 이는 현재 보다 gate length가 더 짧은 소자에 적합합니다. 우리는 TCAD 툴을 이용해서 가상으로 Gate-All-Around 소자 구조를 만든 뒤 다방면으로 분석하는 연구를 하고 있습니다. 먼저 차세대 소자 node에 해당하는 구조를 만들고 그의 특성을 분석해 기존 소자와 비교를 진행했습니다. 이런 연구는 다음 세대에서 어떤 소자가 사용되어야 할지에 대한 guideline을 제공합니다. 다음으로 실제 공정상 일어날 수 있는 현상들을 TCAD 상에 구현해서 그에 따른 특성 변화에 대해 연구해왔습니다. 예를 들어, Channel의 모양에 따른 특성 변화에 대한 연구와 U-shape source/drain이 소자 성능에 미치는 영향에 대해 연구를 수행하고 있습니다.
 

Structures of the GAA FETs
(a)Cross-section of Nanowire FET (b)Cross-section of NSFET (c)NSFETs with U-shaped S/D profile

모델링을 통해 소자의 parameter를 추출하는 것은 소자 성능 분석에 핵심적인 역할을 수행합니다. 또한 추출한 parameter를 기반으로 회로를 구성하여 분석하면 소자의 성능이 회로 단에 미치는 영향에 대해 알 수 있습니다. 현재 3DIC 소자 구조 연구가 각광 받고 있는 시점에서 이런 소자 모델링은 더욱이 중요해지고 있습니다. 그런 소자 모델링 기법 중 가장 주목 받고 있는 것은 virtual source 모델링입니다. Virtual source 모델링은 source 단의 channel에서의 carrier 속도와 농도의 곱으로 전류를 모델링하는 방식입니다. 앞서 언급하였듯이 최신 반도체 공정 기술은 channel의 길이가 점점 줄어들고 있는 추세입니다. 이러한 상황에서는 carrier가 scattering을 거의 받지 않는 semi-ballistic transport 특성을 가집니다. Semi-ballistic 소자를 분석하는 데에는 virtual source velocity를 추출하고 ballistic efficiency를 구해주는 것이 핵심입니다. 이런 ballistic efficiency는 소자 성능을 말해주며, 현재 logic 소자는 이런 ballistic efficiency를 개선시키는 방향으로 개발되고 있습니다. 이렇게 소자의 성능을 대표하는 parameter들을 잘 추출해서 각 소자 간의 벤치마킹을 진행하는 것이 저희의 주된 연구 중 하나입니다.

(a)Conceptual diagram of virtual source modeling (b)Measured Id-Vg and modeling result (c)Mobility & velocity extracted by the virtual source modeling

PCRAM as SCM(Storage Class Memory)
(a)Memory hierarchy of PCRAM(SK hynix) (b)Structure of 3D Cross-point Array (Intel)

광범위하게 사용되고 있는 대표적인 메모리 반도체인 DRAM과 NAND Flash가 미세화의 한계에 부딪힘에 따라 차세대 메모리 반도체에 대한 관심이 증가하고 있습니다. 저희 연구실에서는 3가지 차세대 메모리 반도체 중 Joule heating에 따라 상태가 변화하는 상변이(phase change) 특성으로 데이터를 저장하는 PCRAM에 대하여 연구하고 있습니다. PCRAM은 DRAM과 NAND Flash의 장점을 모두 지니고 있습니다. DRAM 보다 높은 집적도와 가격 측면에서 유리하며, NAND Flash 보다는 속도 측면에서 우수한 특성을 지니고 있습니다. PCRAM은 DRAM과 NAND Flash의 중간적인 성능으로 인해 이전까지 DRAM과 NAND Flash가 접근할 수 없었던 새로운 어플리케이션으로의 적용이 가능하다는 점에서 큰 부가가치가 있는 소자입니다. 집적도 향상을 위해 PCRAM은 3D Cross-point array라는 구조를 이용해 cell을 집적하여 구현될 수 있습니다. 하지만 이 구조에서는 인접 cell 사이의 거리가 줄어듦에 따라 전기적, 열적 간섭 현상의 문제가 야기됩니다. 이러한 문제점들을 해결하기 위해 우선적으로 단일 cell을 구현하여 어떠한 parameter가 주요하게 영향을 미치는지 분석하는 연구를 진행하고 있으며, 추후 이 데이터를 바탕으로 여러 cell이 있을 때의 시뮬레이션을 통해 전기적, 열적 간섭을 최소화 할 수 있는 parameter 값을 추출해 내는 것이 연구의 최종 목표입니다.

(a) Single PCRAM cell design (b) Resistance-Current curve (c) Current-Voltage curve

(a) Impact analysis of maximal transition rate (b) Impact analysis activation energy

Impact analysis of SET pulse time (b) Impact analysis of Impact Ionization factor

HDD를 대체하는 SSD
기존 데스크탑ㆍ휴대용 laptop PC에 데이터 저장 장치로 하드디스크 드라이브(HDD)를 많이 사용하였습니다. 하지만 기계적 동작에 의해 구동되는 하드디스크는 느리고, 충격에 약하다는 단점이 있습니다. 전하를 이용한 방식으로 빠른 속도와 데이터 집적도가 높은 SSD(Solid State Memory)가 HDD를 대체하는 메모리로써 최근 각광을 받고 있습니다. 기존에는 이동식 저장장치 즉, USB와 SD card 등 소형 저장장치에 많이 사용되었던 Flash memory가 최근에 PC로 점차 영역을 확장하고 있습니다.

(a)HDD:a set of concentric circular platters(disks) covered with magnetic material
(b)SSD:a set of chips based on semiconductor materials

NAND Flash memory의 필요성
1981년, 컴퓨터 무역 쇼에서 마이크로소프트의 설립자 빌 게이츠는 이런 말을 하였습니다. “640KB면 누구에게나 충분하다(640K ought to be enough for anybody).” 하지만 2018년인 현재 개인용 PC의 용량은 GB를 넘어 TB급으로 사용되고 있습니다. 인간의 데이터 집적화에 대한 욕구는 끝이 없으며 이 욕구를 충족시켜주기 위해서는 NAND Flash memory가 필수적입니다. 더불어 4차 산업혁명을 통하여 빅데이터, AI, 클라우드 기반의 데이터 센터, 자율 주행차, 5G 통신, 사물인터넷(IoT : Internet of Things) 등 대용량의 데이터 처리가 필요한 분야들이 급격하게 성장하고 있습니다. 이에 따라 NAND Flash memory의 중요성이 부각되고, 수요도 증가하고 있습니다. 게다가 소형화, 경량화를 지향하는 laptop PC, mobile에서도 NAND Flash memory의 역할은 점점 커져가고 있습니다.

3D vertical NAND Flash memory의 등장 : 2D planar NAND Flash memory의 scaling의 한계
NAND Flash memory의 기술 세대가 거듭할수록 집적도는 2배씩 늘어나고 있습니다. 하지만 2D planar NAND Flash memory는 패턴 크기가 작아짐에 따라 공정 난이도가 증가하고, charge를 저장하는 nitride storage layer나 floating gate의 면적이 줄어들면서 저장 가능한 전하의 수도 감소하게 되었습니다. 그에 따라 기생 capacitance 성분이 증가하고, 인접 셀 간의 간섭의 영향도 증가하게 되어 scaling의 한계에 도달하게 되었습니다. 이를 해결하기 위하여 3D stacked structure로 구조 방식이 변화하였고, 이를 더 개선하여 3D vertical (channel) NAND Flash memory로 변모하였습니다. 3D vertical 구조는 GAA(Gate-All-Around)구조로 channel에 대한 planar 구조에 비하여 control이 높습니다(gate-controllability). 또, nitride의 면적이 동일 두께 기준으로 planar에 비하여 더 커서 저장 가능 전하의 수가 더 많게 되고, 양방향의 direct tunneling을 우려하여 tunneling oxide 두께를 더 이상 줄이는 것이 제한되는 상황에서 GAA 구조로 scaling의 한계를 극복할 수 있습니다.

Schematic diagram and cross-sectional view of 3D V-NAND array (K.-T. Park et al., NVMTS, 2014)

NAND Flash memory의 구동 방식
NAND Flash memory는 charge를 저장하는 storage layer에 전자가 차 있거나 비어 있는 상태로 데이터를 저장합니다. Storage layer에 전자의 유무로 인하여 gate에서 바라보는 V_th 값이 변하고 이 값을 통하여 저장된 데이터를 읽습니다. NAND Flash memory의 기본적인 동작은 세 가지로써 storage layer에 전자가 유입되는 것을 program, 전자를 없애는 과정을 erase, 저장된 V_th를 읽는 과정을 read라고 합니다. 전자가 저장되어 있는 상태를 program state, 전자가 비어있는 상태를 erase state로 데이터 저장을 판단합니다.

(a)Cross-section schematic of a charge trapping memory transistor (C. Zhao et al., Materials, 2014)
(b)Program operation of NAND Flash memory (P. Pavan et al., Proc. IEEE, 1997)

Multi-bit program 효율성 개선
3D vertical NAND Flash 또한 집적도를 늘리기 위하여 적층 수가 증가함에 따라 etching하는 기술의 난이도가 증가합니다. 이 난이도를 감소하면서 집적도를 증가시킬 수 있는 방법이 하나의 data cell에 저장하는 전하의 개수를 조절하여 2-bit을 저장하는 방식인 MLC(Multi-Level Cell) 기술이며, 3-bit, 4-bit이 각각 TLC(Triple-Level Cell), QLC(Quadruple-Level Cell)에 해당합니다. channel hole을 etching하는 공정의 난이도를 감소시키는 이 기술도 한계가 존재하는데 인접한 program state간의 겹치는 현상(data fail)이 발생합니다. 이렇게 겹치는 현상을 줄이기 위해선 인접한 program state 간 간격인 V_th gap margin이 커야 합니다. 이를 위해서 program 효율을 저하하는 원인을 분석하여 V_th 분포의 width를 줄여야 합니다. 현재 연구실의 NAND group은 cell 단위 wafer level 및 chip level test를 통한 측정 분석을 계획하고 있으며, 이를 통하여 실제 기업에서 양산되는 수준의 3D vertical NAND Flash memory의 program 열화와 효율성 개선 방법 제시를 연구 목표로 잡고 있습니다.

(a)MLC Technology (Y. Cai et al., DATE, 2012)
(b)PVn의 upper tail과 PVn+1의 lower tail의 overlapped fail bits (K. Mizoguchi et al., IMW, 2017)