3차원 마이크로시스템 패키징 (3-Dimensional Microsystem Packaging)
2005-07-04
윤승욱 : ytriumph
- 13975
- 0
현재 2차원적인 반도체 소자의 집적도를 높이기 위해 새로운 기술적 제조방법들에 대한 연구가 활발하게 진행되고있다. 1965년 무어는 매 2년마다 트랜지스터의 집적도가 2배로 증가할 것이라는 무어의 법칙을 제시했고, 꽤 오랜 시간 동안 이 법칙은 상당히 안정적으로 유지되어왔다. 하지만 strained Silicon, SiGe 과 같은 반도체 재료들의 연구 개발, 소자크기의 감소 등을 통한 트랜지스터 특성의 향상과 집적도를 높이려는 노력들에는 많은 비용이 들고, 특성을 검증하는데 많은 시간이 소요된다. 또한 대량생산으로 가기까지에는 많은 투자가 필요로 하는 등, 무어의 법칙을 따르는 소자크기의 감소와 집적도를 얻기에는 어려움이 많다. 따라서, 새로운 기술을 접목시켜 이러한 무어의 법칙을 계속 유지하고자 하는 방법 중의 하나가 3차원 접속 기술을 통해 칩의 집적도를 높이는 것이다. 현재 MCM(multi chip module)과 적층패키지 등은 휴대용 전자제품과 고성능제품 등에 많이 적용되고 있는 3차원 패키징 기술의 하나이다. 이러한 방법들은 아직까지 고속, 고용량, 제조 공정 그리고 저가격 등에 한계점을 가지고 있다. 또한 소자의 집적도를 높이는 요구와 함께 다양한 디바이스들, 메모리, LIS로직, RF , MEMS 또는 Sensor 그리고 optical device등과 서로 다른 특성과 기능의 칩들을 하나의 마이크로시스템으로 제조하는 기술들도 요구되고 있다. SoC(Sytem on Chip), SiP(System in Package) 와 함께 그림 1에서와 같이 3차원으로 칩 또는 웨이퍼를 적층하는 방법들도 기술적인 연구개발이 활발하게 진행되고 있다. 이 보고서에서는 3차원으로 Wafer-on-wafer, chip-on-wafer 과 같은 적층하는 방법과 실리콘 기판 (silicon carrier)을 이용하여 적층하는 기술 등에 대해 간단히 소개하고자 한다.
Fig. 1 Wafer stacking technology (source : www.zy-cube.com) and heterogenous integration for Microsystems.
Wafer through hole via technology (웨이퍼 관통 비아 기술)
3차원으로 칩의 단자를 수직적으로 연결하게 되면 최소한의 접속길이를 가지게 되어 전기적으로 최고의 특성을 가지게 되고, 또한 전력 및 열 문제 그리고 크기 문제 등을 한번에 해결할 수 있다. 그림 2와 3에서와 같이 칩을 수직적으로 3차원으로 연결시키기 위해서는 실리콘 웨이퍼에 구멍을 뚫고 이것을 전기적으로 연결하는 기술이 필요하다. 레이져나 DRIE(deep reactive ion etch)를 통해 구멍을 뚫고 그 사이를 전기도금과 같은 접속기술을 이용하여 연결하게 된다. 레이져를 사용할 경우에는 보다 저렴하고 간단히 비아를 형성할수 있으나, 거칠기나 비아의 형상 등이 미세가공한 DRIE 공정에 비해 많이 떨어진다. DRIE 또는 dry etching으로 알려진 Bosch process는 SF6 을 이용해 실리콘을 엣칭하고 C4F8 를 사용하여 옆면을 보호하는 공정을 진행하여, 한쪽방향으로 선택적으로 엣칭공정을 진행하여 그림2,3 과 같이 높은 종횡비를 가지게 하는 것이다. 이러한 공정 진행 후 확산보호층과 절연층을 형성한 다음, 구리도금 등을 이용하여 접속단자를 형성한다.(그림 4) 직경 20- 50마이크론 크기의 비아가 웨이퍼 적층에 있어 많이 논의되어지고 기술개발도 이루어지고 있다. 구리 도금에 있어서도 기존의 Cu damascene보다 상대적으로 종횡비가 크고 크기도 켜져서 효과적으로 도금할수 있는 장비와 도금액의 개발이 진행되고 있다. 또한 효과적인 CMP(chemical mechanical polishing)을 위한 새로운 연구도 진행중이다.
Fig.2 DRIE micromachining Fig.3 DRIE through via hole.
(source : Advanced packaging,) (source : Advanced packaging,)
Fig. 4 Japan’s ASET consortium has developed a technology around conventional, available wafers that requires that all thru vias be in the open areas around the peripheral I/O pads. (source : ECTC2004)
웨이퍼 레벨 적층 및 접합(Wafer-level stacking or bonding)
웨이퍼 관통홀과 접속단자를 3차원으로 형성한 후 이를 이용하여 wafer-on-wafer, chip-on-wafer 방법으로 3차원 실장을 하게 된다. 이 두 가지 프로세스를 간단히 아래 그림 3에 나타내었다. Chip-on-wafer 또는 Chip-to-wafer 공정은 가장 큰 장점은 KGD(known good die)를 사용할 수 있어 최종제품의 양품률(yield)을 높게 유지할수 있다는 것이다.
Fig. 5 Schematics of wafer level stacking processes – Wafer-to-wafer & Chip-to-wafer. (source:www.infineon.com).
웨이퍼와 웨이퍼를 적층하는 방법으로는 Silicon fusion bonding / Polymer adhesive bonding (BCB or polymer ) / Metal-to-metal (Cu-Cu)and eutectic bonding (Cu-Sn, solder or Au-Sn) 등과 같이 여러가지 방법으로 웨이퍼 상태에서 적층하여 3차원 접속을 형성하게 된다. 이와 같은 3차원 접속기술의 대표적인 몇 가지를 아래 표에 간단히 비교 설명하였다. 예로든 곳 뿐만 아니라, 3D-IC Alliance, Ziptronix, EV Group , Matrix , Infineon , Vertical Circuits, Xan3D (formerly Xanoptix), ASET (Association of Super-Advanced Electronic Technologies) , R3Logic, 3D-ROM , Albany NanoTech , Amkor , Anadigics , Cadence Design Systems , Research on 3D IC design tools, CEA-Leti , ChipPAC , Cornell , DARPA (Defense Advanced Research Projects Agency), Fraunhofer IZM , GE Global research , Georgia Tech , IBM , IMEC (Interuniversity MicroElectronics Center), Irvine Sensors , MARCO (Microelectronics Advanced Research Corporation), MCNC Research & Development Institute, MIT, NASA-JPL, Purdue, Rensselaer Polytechnic Institute (RPI), Reveo , SEMATECH R&D Consortium, Semico , Sharp Corporation, Research on 3D packaging, SRC (Semiconductor Research Corporation) Research consortium, Stanford, Sun Microsystems , Tessera , Tohoku University, Toshiba, ZyCube 과 같은 많은 대학, 연구소, 기업체들이 이와 관련된 연구와 개발을 지속적으로 진행하고 있다.
Table 1. Comparison of various 3D wafer level stacking and interconnection schemes.
실리콘 기판을 이용한 SiP (Silicon carrier SiP)
웨이퍼 상태로 적층하는 방법은 웨이퍼의 양품률에 따라 최종제품의 양품률이 크게 영향을 받게 되고, 또한 칩 디자인이 적층하는 것을 고려하여야만 되고 또한 웨이퍼의 크기가 6인치, 8인치 혹은 12인치 등 다르게 되면 적층하는데 문제가 발생한다. 따라서 이러한 문제점을 극복하기위해 SiP 기술의 하나로 실리콘기판을 제작하고 이 위에 칩을 flipchip 방법을 통해 연결하는 구조를 사용하여 3차원 마이크로 시스템을 형성하게 된다. 실리콘 비아 관통기판을 사용할 경우 매우 미세한 금속배선과 또한 다수의 금속 및 유전체 층을 형성할 수 있고 기존의 반도체 공정장비를 그대로 사용할 수 있는 장점이 있다. 또한 실리콘 자체의 열전도도 특성이 매우 우수하므로 이를 이용하여 마이크로 시스템의 열 적인 특성도 향상시킬 수 있다. 그림 6은 7개의 플립칩을 3개의 실리콘 기판에 실장한 후 이를 적층하여 마이크로 시스템모듈을 완성하였다. 실리콘기판과 실리콘기판은 솔더를 이용해 접속하였으며 PCB기판에 실장 후 신뢰성 실험을 실시하였고, JEDEC 기준의 TC(temperature cycle, -40/125C) 를 통과하였다.
Fig. 6 Silicon stacked module : (source : www. ime.a-star.edu.sg)
맺음말
2차원적인 반도체 집적도 향상에 있어 재료적이고 물리적인 한계로 인해 새로운 개념으로 웨이퍼를 적층하여 전체 집적도를 높이고 다양한 기능을 가지는 칩들을 하나로 연결하는 3차원 마이크로시스템 패키징기술이 많이 각광을 받고 있다. 이것은 또한 SiP로도의 응용이 가능하고, 여러가지 다양한 구조와 응용력을 가지고 있어서 제품의 특성과 시장의 요구에 맞출수 있는 특징도 가진다. 가까운 미래에는 전자센서, 바이오 그리고 통신, 광기능, 엔터테인먼트 등 여러가지 기능들을 다양하게 포함하는 소형의 전자제품들이 더욱 많이 시장에 등장할 것으로 기대되고 있다. 또한 auto-electronics, wearable electronics, foladable electronics 등 새로운 전자제품의 응용 또한 현실로 다가오고 있다. 앞에서 소개한 웨이퍼 관통비아형성과 구리도금을 통한 접속단자의 형성, 웨이퍼 상태에서의 적층과 접합 또는 실리콘 기판을 사용한 적층 등의 기술 개발과 함께 embedded active/passive technology, 웨이퍼 레벨 패키징(wafer level packaging) 기술도 함께 융합되어 경박단소화된 마이크로 시스템 패키징 기술을 가져올 수 있다. 이러한 제조기술뿐만 아니라 신뢰성 특성 평가와 3차원 불량분석기술 개발 또한 매우 중요하다고 생각된다. 이러한 신뢰 특성을 바탕으로 최종제품의 양품률을 높일수 있는 양산 제조기술 또한 조속히 개발되어야 할 것이다.
Fig. 1 Wafer stacking technology (source : www.zy-cube.com) and heterogenous integration for Microsystems.
Wafer through hole via technology (웨이퍼 관통 비아 기술)
3차원으로 칩의 단자를 수직적으로 연결하게 되면 최소한의 접속길이를 가지게 되어 전기적으로 최고의 특성을 가지게 되고, 또한 전력 및 열 문제 그리고 크기 문제 등을 한번에 해결할 수 있다. 그림 2와 3에서와 같이 칩을 수직적으로 3차원으로 연결시키기 위해서는 실리콘 웨이퍼에 구멍을 뚫고 이것을 전기적으로 연결하는 기술이 필요하다. 레이져나 DRIE(deep reactive ion etch)를 통해 구멍을 뚫고 그 사이를 전기도금과 같은 접속기술을 이용하여 연결하게 된다. 레이져를 사용할 경우에는 보다 저렴하고 간단히 비아를 형성할수 있으나, 거칠기나 비아의 형상 등이 미세가공한 DRIE 공정에 비해 많이 떨어진다. DRIE 또는 dry etching으로 알려진 Bosch process는 SF6 을 이용해 실리콘을 엣칭하고 C4F8 를 사용하여 옆면을 보호하는 공정을 진행하여, 한쪽방향으로 선택적으로 엣칭공정을 진행하여 그림2,3 과 같이 높은 종횡비를 가지게 하는 것이다. 이러한 공정 진행 후 확산보호층과 절연층을 형성한 다음, 구리도금 등을 이용하여 접속단자를 형성한다.(그림 4) 직경 20- 50마이크론 크기의 비아가 웨이퍼 적층에 있어 많이 논의되어지고 기술개발도 이루어지고 있다. 구리 도금에 있어서도 기존의 Cu damascene보다 상대적으로 종횡비가 크고 크기도 켜져서 효과적으로 도금할수 있는 장비와 도금액의 개발이 진행되고 있다. 또한 효과적인 CMP(chemical mechanical polishing)을 위한 새로운 연구도 진행중이다.
Fig.2 DRIE micromachining Fig.3 DRIE through via hole.
(source : Advanced packaging,) (source : Advanced packaging,)
Fig. 4 Japan’s ASET consortium has developed a technology around conventional, available wafers that requires that all thru vias be in the open areas around the peripheral I/O pads. (source : ECTC2004)
웨이퍼 레벨 적층 및 접합(Wafer-level stacking or bonding)
웨이퍼 관통홀과 접속단자를 3차원으로 형성한 후 이를 이용하여 wafer-on-wafer, chip-on-wafer 방법으로 3차원 실장을 하게 된다. 이 두 가지 프로세스를 간단히 아래 그림 3에 나타내었다. Chip-on-wafer 또는 Chip-to-wafer 공정은 가장 큰 장점은 KGD(known good die)를 사용할 수 있어 최종제품의 양품률(yield)을 높게 유지할수 있다는 것이다.
Fig. 5 Schematics of wafer level stacking processes – Wafer-to-wafer & Chip-to-wafer. (source:www.infineon.com).
웨이퍼와 웨이퍼를 적층하는 방법으로는 Silicon fusion bonding / Polymer adhesive bonding (BCB or polymer ) / Metal-to-metal (Cu-Cu)and eutectic bonding (Cu-Sn, solder or Au-Sn) 등과 같이 여러가지 방법으로 웨이퍼 상태에서 적층하여 3차원 접속을 형성하게 된다. 이와 같은 3차원 접속기술의 대표적인 몇 가지를 아래 표에 간단히 비교 설명하였다. 예로든 곳 뿐만 아니라, 3D-IC Alliance, Ziptronix, EV Group , Matrix , Infineon , Vertical Circuits, Xan3D (formerly Xanoptix), ASET (Association of Super-Advanced Electronic Technologies) , R3Logic, 3D-ROM , Albany NanoTech , Amkor , Anadigics , Cadence Design Systems , Research on 3D IC design tools, CEA-Leti , ChipPAC , Cornell , DARPA (Defense Advanced Research Projects Agency), Fraunhofer IZM , GE Global research , Georgia Tech , IBM , IMEC (Interuniversity MicroElectronics Center), Irvine Sensors , MARCO (Microelectronics Advanced Research Corporation), MCNC Research & Development Institute, MIT, NASA-JPL, Purdue, Rensselaer Polytechnic Institute (RPI), Reveo , SEMATECH R&D Consortium, Semico , Sharp Corporation, Research on 3D packaging, SRC (Semiconductor Research Corporation) Research consortium, Stanford, Sun Microsystems , Tessera , Tohoku University, Toshiba, ZyCube 과 같은 많은 대학, 연구소, 기업체들이 이와 관련된 연구와 개발을 지속적으로 진행하고 있다.
Table 1. Comparison of various 3D wafer level stacking and interconnection schemes.
실리콘 기판을 이용한 SiP (Silicon carrier SiP)
웨이퍼 상태로 적층하는 방법은 웨이퍼의 양품률에 따라 최종제품의 양품률이 크게 영향을 받게 되고, 또한 칩 디자인이 적층하는 것을 고려하여야만 되고 또한 웨이퍼의 크기가 6인치, 8인치 혹은 12인치 등 다르게 되면 적층하는데 문제가 발생한다. 따라서 이러한 문제점을 극복하기위해 SiP 기술의 하나로 실리콘기판을 제작하고 이 위에 칩을 flipchip 방법을 통해 연결하는 구조를 사용하여 3차원 마이크로 시스템을 형성하게 된다. 실리콘 비아 관통기판을 사용할 경우 매우 미세한 금속배선과 또한 다수의 금속 및 유전체 층을 형성할 수 있고 기존의 반도체 공정장비를 그대로 사용할 수 있는 장점이 있다. 또한 실리콘 자체의 열전도도 특성이 매우 우수하므로 이를 이용하여 마이크로 시스템의 열 적인 특성도 향상시킬 수 있다. 그림 6은 7개의 플립칩을 3개의 실리콘 기판에 실장한 후 이를 적층하여 마이크로 시스템모듈을 완성하였다. 실리콘기판과 실리콘기판은 솔더를 이용해 접속하였으며 PCB기판에 실장 후 신뢰성 실험을 실시하였고, JEDEC 기준의 TC(temperature cycle, -40/125C) 를 통과하였다.
Fig. 6 Silicon stacked module : (source : www. ime.a-star.edu.sg)
맺음말
2차원적인 반도체 집적도 향상에 있어 재료적이고 물리적인 한계로 인해 새로운 개념으로 웨이퍼를 적층하여 전체 집적도를 높이고 다양한 기능을 가지는 칩들을 하나로 연결하는 3차원 마이크로시스템 패키징기술이 많이 각광을 받고 있다. 이것은 또한 SiP로도의 응용이 가능하고, 여러가지 다양한 구조와 응용력을 가지고 있어서 제품의 특성과 시장의 요구에 맞출수 있는 특징도 가진다. 가까운 미래에는 전자센서, 바이오 그리고 통신, 광기능, 엔터테인먼트 등 여러가지 기능들을 다양하게 포함하는 소형의 전자제품들이 더욱 많이 시장에 등장할 것으로 기대되고 있다. 또한 auto-electronics, wearable electronics, foladable electronics 등 새로운 전자제품의 응용 또한 현실로 다가오고 있다. 앞에서 소개한 웨이퍼 관통비아형성과 구리도금을 통한 접속단자의 형성, 웨이퍼 상태에서의 적층과 접합 또는 실리콘 기판을 사용한 적층 등의 기술 개발과 함께 embedded active/passive technology, 웨이퍼 레벨 패키징(wafer level packaging) 기술도 함께 융합되어 경박단소화된 마이크로 시스템 패키징 기술을 가져올 수 있다. 이러한 제조기술뿐만 아니라 신뢰성 특성 평가와 3차원 불량분석기술 개발 또한 매우 중요하다고 생각된다. 이러한 신뢰 특성을 바탕으로 최종제품의 양품률을 높일수 있는 양산 제조기술 또한 조속히 개발되어야 할 것이다.